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ファイル保存ができない件の続き [AD14]

AD14.3でファイル保存ができない時にでるメッセージはこちらです。
開いているPCBDOCファイルでスクリプトをテスト実行していて、その作成中のスクリプトで
変数の宣言を忘れてエラーが出たりすることが理由なのはほぼ間違いなしです。

スクリプト自体はストップさせて基板設計の動作はしていますがUndoができないという点も
再現性があるのでメモリー系ではないでしょうか。

スクリプトではなくて通常の基板設計作業で出る場合もあるようですが、それにはまだ遭遇
していません。

A Command is currently active and save cannot be complated at this time.
Please exit from all commands and try again.


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ファイル保存できないことが [AD14]

「Altium Designer」にてファイルを保存できないことがありませんか。
これまでSummer09で2度ぐらいありましたがAD14.3では二日連続でありました。
その間は自動バックアップもストレージマネージャーも動作していないように感じています。

PCBDOCファイルを開いたまま、スクリプトを作成していてエラーなどが起きたという経緯があり
テストで利用したそのPCBDOCが保存できなくなりました。
別のプロセスが動いているというメッセージが表示され、別名保存もできませんでした。
その症状ではUndoも効かないようです。

そこで、新規PCBDOCを発行しそこに丸ごとコピペした後でその新規PCBDOCファイルは、無事に保存
することができました。
できれば新規PCBDOCではなくて少し前のバックアップファイルを呼び出してそれをクリアした
後でコピペすればよかったと後悔しています。

Summer09よりはAD14.3の方がこの保存できない症状が出やすそうです。
メモリー管理での問題なのかバックアップファイルができないから保存できなのかといろいろと
理由を想像しています。


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Cartesian Grid Editor [AD14]

グリッド設定ではドットのスタイルまでは変えられません。
Summer09では一度設定すれば問題ないのですがそれ以降では荒いGrid2がラインが
デフォルトのようです。

Grid_Toggle_SC.jpg

そこで「Cartesian Grid Editor」をショートカットキーに登録しておけばラインからドットに
変更するキー操作が楽になります。
「Grid Properties」がその動作をしてくれます。

Cartesian_Grid_Editor.jpg

http://techdocs.altium.com/display/ADRR/PCB_Dlg-CartesianGridManager((Cartesian+Grid+Editor))_AD

ライン表示は慣れにもよるのでしょうが、筆者自身は他のCADでもドットに慣れているので
辛いだけで慣れません。


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DRCとLength [AD14]

DRC設定にて下記の項目を設定しているとSummer09では配線中も特に問題はありません。
しかしそれ以降?(AD14.3~?)では様子が違い差動ペアの時の緑と違って赤いバーが表示されるように
なります。
HighSpeed>Length

DRC_Lng2.jpg

インタラクティブ配線時に横に表示されるので邪魔に感じます。
クエリーにて、ALLではなくて必要最小限のネット名を指定するぐらいにしておいた方がいいでしょう。

DRC_Lng3.jpg

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DRCの作業が重い症状 [AD14]

Summer09以外(*- AD14.3 - AD17)でポリゴンが注入されている場合に重いという症状がありました。
こちらの画像のSilk To Solder Mask Clearanceの項目をチェックされていると重いところまで
たどり着きました。

DRC_Silk_CHK.jpg

そして、こちらの図の上段の赤い矢印のNG(上段)がSummer09以外で読み込むと採用されます。
(Summer09ではない項目なので自動割付けされても仕方ありません。)
これがDRCの作業時間を掛けている理由のようです。
そこで、下段の青い矢印の方にすればポリゴンとの関連がなくなるので軽くなるようです。

IsTrackの項目も今のところ問題はありませんが、ポリゴンをハッチング処理した場合にその
構成要素のトラックと勘違いされないように「OnSilkScreen」を追加しておきました。

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ソリッドのポリゴンのDRCの処理時間 [AD14]

AD14でポリゴン処理をしているとDRCに時間が掛かります。
メッシュでは重いのでソリッドで処理することになるでしょう。

円からの偏差(Arc Approximation)をデフォルトの0.013mmから変更して
0.001mm、0.005mm、0.1mmと変化させましたが処理時間は5%以内でした。
ポリゴン関連のクリアランスのクエリーを4項目から2項目に減らしても差はほぼありませんでした。

AD16で同様実験をしました。

AD14との差は1/8から1/9の速さで改善されています。
0.001mmと0.005mmの差は25%ぐらいの違いがあり、0.005mmの方が早く処理できました。
ハッチング(0.2mm幅/0.1mm間隔)でも0.001mmとほぼ同様の処理時間だったのでハッチング処理で
良さそうです。

注意点
ソリッドの場合でもスライバーが出る場合がありますがその場所はハッチングとは異なる場所に
なる場合があります。

Solid_Poly_Test.jpg

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AD14の便利な機能 [AD14]

AD17のリリース間近なので、これまでのバージョンにて新規機能で実務作業中に便利な部分
だけを説明してみます。

先ずはAD14についての話です。
AD14.3はSummer09に続いて安定しているように感じています。
これまでにも記事にしているので説明し残した下記の機能だけです。

AD14以上では「マイクロストリップラインの面取り」のコマンドで処理が可能です。
マイクロストリップラインの形状を顧客から指定されている場合はコーナーは面取りされている
ことが多いでしょう。

先に二つの線分を選択して実行してください。
Tools > Convert > Convert Selected Tracks to Chamfered Path

Wire_Chamfer1.jpg

但し、この線分は水平と垂直のものだけです。45度に回転して尖った線分の場合は動作しません。

Wire_C45.jpg

Chamferは(45度)面取りという意味です。
どれぐらいの値にするという問題がありますが、対角線dの50%が一般的です。
Inside Chamferは通常は0でいいでしょう。
処理後はラインではなくリージョンに変化し、Undoは効きます。

この値の入力時におかしな値を入力したらこのダイアログが閉じない場合があるのでファイルを
一旦、セーブした後に実行してください。

Wire_Chamfer2.jpg

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Viaストレッチ [AD14]

べたアースではこの機能を使用しますがどの程度の間隔で処理するかがわかならい方も多いでしょう。
アナログの低周波であれば数が少なくてもいいので手動の方がいいでしょう。

高周波の場合は波長の1/20で取り付け穴を設けてアースに落とすという文献を以前に読んだことが
あるのでViaもそれに準じればいいでしょう。
(恐らく、Altium-Wikiに書かれてるのもその文献を引用しているのではないでしょうか。)

見栄えとしては整列させた方がいいでしょうが、密度を上げるにはジグザグの方がいいでしょう。

整列させるためには下記のようにチェックを外します。
□ Stagger alternate rows
http://wiki.altium.com/pages/viewpage.action?pageId=42894891

この処理には時間が掛かるようでシルクの位置も考慮せず、ポリゴンの端にViaの円が見える場合も
あります。
弊社ではこの機能は使用せず、ラインを配置してそこにViaを置いてネットをGNDにさせています。
(欠点は、改版時にそれを取り除く作業が必要になることです。)

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直交軸へのスナップ [AD14]

右下のMask Levelの左側にSnapという機能が存在しているバージョンでは
Snap To Object Axis をチェックすると配線時にグリッドではなくて縦横に直交した位置にスナップが
可能なのでそこにVIAを配置したパターンが引けます。

インチ部品とミリ部品のピンを接続する場合はどちらのグリッドでも難しく、結局は細かいグリッドでの
設計となり不便ですが、これなら解消できます。

Snap_Pad_V14.jpg

Design > Board Options にて
□Snap To Object Axis  も同じ項目なのでチェックが入っている筈です。


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タグ:Altium Designer
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デザインルールのファンアウト [AD14]

DRCの設定項目にあるファンアウト
ここを細かく設定したことはありません。

ファンアウトとは回路図のそれとは違っていて、パッドからパターンをどう引き出すかを
設定する項目のようです。

自動配線ではこの項目が重要になりますが、インタラクティブ配線ではデフォルトのまま
でも特に問題はなさそうです。

またSMT関連の項目も通常は未設定の筈です。
SMD to Corner :設定したい気はしますが、設定するとエラーが増えそうです。
SMD Neck-Down :電源ラインだけは太くしたいのでクエリーの設定が難しそうです。


タグ:Altium Designer
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ガードリングは可能だが [AD14]

「Altium Designer」でのガードリングの話です。
シフトキーを押しながらパッドやワイヤーなどのアイテムを選択後に
Tools > Outline Selected Object を実行すればガードリングが生成します。

クリアランスは設計ルールに依存しますが、その項目に_1などのサフィックス付で
専用の項目がコピーされて追加されるようです。

そのガードリングのラインやアーク幅は8milに固定されているようで、APIの項目も
チェックしましたが細かいオプションはなさそうです。
ガードリングの幅を変更するとクリアランスギャップが変わるので値の変更は現実的では
なさそうです。


タグ:Altium Designer
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内層で未使用パッドの削除 [AD14]

V14.3辺りからは内層で未使用のPADとVIAのランドを削除することが可能です。
Tools > Remove Unused Pad Shapes

込み入ったパターンでは有用な機能です。

Mid_pad_via_cut1.jpg

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レガシーなティアドロップ [AD14]

AD14ぐらいからティアドロップの手法が代わり、ティアドロップなしに戻す場合などに問題が
起こる場合があります。

その場合は下記の過去のティアドロップを使用されてはどうでしょうか。
Tools > Legacy Tools > Legacy Teardrops...

弊社では前面パネルのようなスイッチのオンオフ動作で力が掛かる場合を除いてはティアドロップ処理は
積極的には使用していません。

ティアドロップは製造上や見栄えもいいので利用したいのですが問題が発生した場合にそれを
個別に見つけたり処理したりするのに時間が掛かります。
それを承知して使用するしかなさそうです。



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IPC Compliant Footprint Wizard [AD14]

このウィザードは殆ど使ったことがないのですが、AD14では追加されているようです。
詳しくはこちら

これらはAltiumが用意している訳ではなくてどうやらこちらからのOEM供給品のようです。

汎用もあるようですが、こちらのようにAltium専用にも販売されているようです。


詳しくはこちらの動画をご覧ください。

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